Základná kombinačná logika vo VHDL a jej simulácia v prostredí ModelSim
Úlohou tohto projektu je vysvetliť základné bloky syntetizovateľného VHDL kódu. Výsledkom syntézy bude jednoduché logické hradlo. Funkčnosť projektu overíme simuláciou v ModelSime pričom ModelSim bude spúštaný z Quartusu