FPGA Virtual Lab

• Laboratórium
• Demonštračné projekty
  • Základné
    • Kombinačná Logika
    • Dekódery
    • Klopné Obvody
    • Čítače
    • Konečné automaty
    • Aritmetika - MAC
  • Pokročilé
    • Altera NIOS II
    • Actel ARM7
    • FIR Filter
• EDA nástroje
  • Altera
  • Actel
  • Xilinx
  • ModelSim
• Vývojové dosky
  • Altera CPLD Kit
  • Altera Cyclone II DSP
  • Altera Cyclone III NIOS
  • Xilinx Spartan 3E Starter Kit
  • Actel Fusion System Management Board
  • Altera Stratix DSP
• Meracie prístroje
  • Tektornix MSO 4104
  • Tektronix TDS2024B
  • Anritsu MG3700A
  • Agilent 16822A
  • DELL Server
• Licensované IP funkcie
• Vzdialený prístup
• Publikované výstupy
• Zadania
• Zaujímave odkazy
• Kontakty

Čítače vo VHDL

Úlohou tohto projektu je ukázať štýl písania VHDL kódu, ktorého syntézou získame čítač. Inkrement a horný limit čítača bude daný globálnou konštantou.

PDF návod

QAR archív projektu

KEMT 2009